С 10 по 12 июня - офис/склад работать не будет
Логическое проектирование и верификация систем на SystemVerilog
Бумажное издание
Оригинальное название: Автор: Томас Д.
Научный редактор: Камкин А.
Дата выхода: июль 2019 года
Объем, стр: 384
ISBN: 978-5-97060-619-3
Формат: 160 * 220 мм
Бумага: офсетная
Обложка: Мягкая обложка
Электронное издание
Оригинальное название: Автор: Томас Д.
Научный редактор: Камкин А.
Дата выхода: июль 2019 года
Объем, стр: 384
ISBN: 978-5-97060-619-3
- Самовывоз м. Коломенская - завтра - Бесплатно
- Доставка почтой по РФ - 7-28 дней - от 300 р.
Доставка почтой за пределы РФ - 14-28 дней - от 1400 р. - Курьером по Москве - в течение 7 дней - 300 р.
Аннотация
Книга посвящена SystemVerilog – языку описания аппаратуры, используемому для моделирования электронных систем. Разработчики SystemVerilog сделали его синтаксис похожим на синтаксис языка С, что упрощает его освоение. В современных подходах к проектированию аппаратуры проверка модели (верификация) не менее важна, чем ее разработка. SystemVerilog предлагает конструкции, позволяющие лучше отразить инженерный замысел в моделях, программные абстракции, упрощающие разработку тестовых окружений, утверждения, обеспечивающие проверку поведения сложных систем, а также средства измерения функционального покрытия в процессе верификации.
Описание языка дается вместе с материалом по логическому проектированию, так что книга может использоваться в качестве учебного пособия для курсов цифровой схемотехники и архитектуры компьютеров.
Издание будет полезно студентам, проходящим вводный курс цифровой схемотехники, а также разработчикам, которые знакомы с Verilog или VHDL, но желают освежить свои навыки или нуждаются в кратком справочнике по SystemVerilog.
Предполагается, что у читателя есть базовая подготовка в области схемотехники и программирования.
Ещё в этом разделе
Наши хиты и бестселлеры
Готовятся к выходу
